抢先一步掀起红色风暴 英伟达被弯道超车
下面是台积电的 CoWoS（晶圆基板上芯片）封装示意图。CoWoS 允许在单个封装上集成多个芯片或裸片。这样就能将不同类型的芯片（如处理器、内存和图形芯片）集成到单个封装中，从而提高性能、降低功耗并缩小外形尺寸。多个芯片通过硅通孔（TSV）垂直堆叠，并用微凸块互连。与传统的2D封装相比，这种堆叠方法可以缩短互连长度、降低功耗并提高信号完整性。
CoWoS在AMD的Chiplet上出力不少，通过将大型单片芯片划分为较小的芯片组，设计人员可以专注于优化每个芯片组的特定功能。，可实现更好的电源管理、更高的时钟速度和更高的每瓦性能，同时还有助于将这些高性能芯片与内存等其他组件集成到一个封装中，从而进一步提高系统性能。
CoWoS为之后的3D封装提供了宝贵经验，2018年，台积电推出了SoIC 技术，其作为一种创新的多芯片堆叠技术，主要是针对 10nm 以下的工艺技术进行晶圆级接合，与CoWoS技术相比，SoIC可提供更高的封装密度、更小的键合间隔，还可以与CoWoS/InFo共用，实现多个Chiplet集成。
在IEDM 会议上，台积电副总裁介绍了该公司 SoIC 路线图的更多细节。根据路线图，台积电首先采用目前可用的 9μm 键合间距。然后，它计划推出 6μm 间距，接着是 4.5μm 和 3μm。换而言之，台积电希望每两年左右推出一种新的键距，每一代产品的缩放比例提高 70%。
他还用AMD的处理器作为SoIC应用的例子，AMD 设计了基于 7nm 工艺的处理器和 SRAM，然后交由台积电生产，最后以 9μm 键合间距的SoIC技术来连接芯片。
这里提到的，正是AMD在2021年推出的代号为Milan-X的EPYC处理器里加入的3D V-Cache缓存，这也是世界上首款采用3D芯片堆叠的数据中心处理器。
AMD 表示，3D V-Cache 在当前第三代 EPYC CPU 每个计算芯片 32 MB 的 SRAM 基础上又增加了 64 MB，使 Milan-X 每个计算芯片的三级缓存达到 96 MB，由于 Milan-X 处理器架构中最多有 8 个计算芯片，因此 CPU 中共享的 L3 缓存最多可达 768 MB，额外的 L3 缓存可以缓解内存带宽压力并减少延迟，从而显着提高应用程序性能。
能实现这一步，台积电的 SoIC 技术功不可没，其将 V-Cache 中的互连永久绑定到 CPU，缩小了芯片之间的距离，从而实现 2 TB/s 的通信带宽，与第三代 EPYC CPU 使用的 2D 小芯片封装相比，Milan-X CPU 中的互连的每比特能耗仅为三分之一，互连密度提高了 200 倍，功效提高了三倍。
这一项技术后续也被下放到了Ryzen 7 5800X3D处理器之中，开始在消费市场中大展身手，包括最新的Ryzen 9 7950X3D，同样用到了3D V-Cache的技术。
2023年，台积电在北美技术论坛上着重介绍了全新的3DFabric技术，其主要由先进封装、3D芯片堆叠和设计等三部分组成。通过先进封装，可以在单一封装中置入更多处理器及存储器，从而提升运算效能；在设计支持上，台积电推出开放式标准设计语言的最新版本，协助芯片设计人员处理复杂大型芯片。
2011年至2023年，台积电十余年的封装技术演进让AMD的Chiplet梦想终于得以实现，而MI300系列也正是建立在最新的3DFabric基础之上，将台积电SoIC 前端技术与 CoWoS后端技术相集成，堪称量产先进封装技术的集大成者。
蓝色巨人的封装版图
对于英特尔来说，封装同样是它发展的重心之一，而且与AMD不同的是，英特尔选择了自己搞封装，力图掌握芯片研发生产应用的全流程。
英特尔对标台积电CoWoS的2.5D封装技术被称为EMIB， 2017年正式应用于产品，英特尔的数据中心处理器Sapphire Rapid就是采用的这项技术；第一代的3D IC封装则称为Foveros，2019年时已用于英特尔计算机处理器Lakefield。
EMIB最大特色就是通过硅桥（Sillicon Bridge），从下方来连接存储器（HBM）和运算等各种芯片（die）。也因为硅桥会埋在基板（substrate）中并连接芯片，让存储器和运算芯片能直接相连，加快芯片本身的能效。
Foveros则是3D堆栈，将存储器、运算和架构等不同功能的芯片组堆栈起来后，运用铜线穿透每一层，达到连接的效果，最后，工厂会将已经堆栈好的芯片送到封装厂座组装，将铜线与电路板上的电路做接合。
2022年，英特尔首次将下2.5D和3D封装技术融合在一起，命名为Co-EMIB，这是一个将EMIB和Foveros技术相结合的创新应用，能够让两个或多个Foveros元件互连，并且基本达到单芯片的性能水准，藉由这一项技术，推出了当时晶体管规模最大的SoC——Ponte Vecchio，主要面向高性计算市场。
[加西网正招聘多名全职sales 待遇优]
无评论不新闻，发表一下您的意见吧
CoWoS在AMD的Chiplet上出力不少，通过将大型单片芯片划分为较小的芯片组，设计人员可以专注于优化每个芯片组的特定功能。，可实现更好的电源管理、更高的时钟速度和更高的每瓦性能，同时还有助于将这些高性能芯片与内存等其他组件集成到一个封装中，从而进一步提高系统性能。
CoWoS为之后的3D封装提供了宝贵经验，2018年，台积电推出了SoIC 技术，其作为一种创新的多芯片堆叠技术，主要是针对 10nm 以下的工艺技术进行晶圆级接合，与CoWoS技术相比，SoIC可提供更高的封装密度、更小的键合间隔，还可以与CoWoS/InFo共用，实现多个Chiplet集成。
在IEDM 会议上，台积电副总裁介绍了该公司 SoIC 路线图的更多细节。根据路线图，台积电首先采用目前可用的 9μm 键合间距。然后，它计划推出 6μm 间距，接着是 4.5μm 和 3μm。换而言之，台积电希望每两年左右推出一种新的键距，每一代产品的缩放比例提高 70%。
他还用AMD的处理器作为SoIC应用的例子，AMD 设计了基于 7nm 工艺的处理器和 SRAM，然后交由台积电生产，最后以 9μm 键合间距的SoIC技术来连接芯片。
这里提到的，正是AMD在2021年推出的代号为Milan-X的EPYC处理器里加入的3D V-Cache缓存，这也是世界上首款采用3D芯片堆叠的数据中心处理器。
AMD 表示，3D V-Cache 在当前第三代 EPYC CPU 每个计算芯片 32 MB 的 SRAM 基础上又增加了 64 MB，使 Milan-X 每个计算芯片的三级缓存达到 96 MB，由于 Milan-X 处理器架构中最多有 8 个计算芯片，因此 CPU 中共享的 L3 缓存最多可达 768 MB，额外的 L3 缓存可以缓解内存带宽压力并减少延迟，从而显着提高应用程序性能。
能实现这一步，台积电的 SoIC 技术功不可没，其将 V-Cache 中的互连永久绑定到 CPU，缩小了芯片之间的距离，从而实现 2 TB/s 的通信带宽，与第三代 EPYC CPU 使用的 2D 小芯片封装相比，Milan-X CPU 中的互连的每比特能耗仅为三分之一，互连密度提高了 200 倍，功效提高了三倍。
这一项技术后续也被下放到了Ryzen 7 5800X3D处理器之中，开始在消费市场中大展身手，包括最新的Ryzen 9 7950X3D，同样用到了3D V-Cache的技术。
2023年，台积电在北美技术论坛上着重介绍了全新的3DFabric技术，其主要由先进封装、3D芯片堆叠和设计等三部分组成。通过先进封装，可以在单一封装中置入更多处理器及存储器，从而提升运算效能；在设计支持上，台积电推出开放式标准设计语言的最新版本，协助芯片设计人员处理复杂大型芯片。
2011年至2023年，台积电十余年的封装技术演进让AMD的Chiplet梦想终于得以实现，而MI300系列也正是建立在最新的3DFabric基础之上，将台积电SoIC 前端技术与 CoWoS后端技术相集成，堪称量产先进封装技术的集大成者。
蓝色巨人的封装版图
对于英特尔来说，封装同样是它发展的重心之一，而且与AMD不同的是，英特尔选择了自己搞封装，力图掌握芯片研发生产应用的全流程。
英特尔对标台积电CoWoS的2.5D封装技术被称为EMIB， 2017年正式应用于产品，英特尔的数据中心处理器Sapphire Rapid就是采用的这项技术；第一代的3D IC封装则称为Foveros，2019年时已用于英特尔计算机处理器Lakefield。
EMIB最大特色就是通过硅桥（Sillicon Bridge），从下方来连接存储器（HBM）和运算等各种芯片（die）。也因为硅桥会埋在基板（substrate）中并连接芯片，让存储器和运算芯片能直接相连，加快芯片本身的能效。
Foveros则是3D堆栈，将存储器、运算和架构等不同功能的芯片组堆栈起来后，运用铜线穿透每一层，达到连接的效果，最后，工厂会将已经堆栈好的芯片送到封装厂座组装，将铜线与电路板上的电路做接合。
2022年，英特尔首次将下2.5D和3D封装技术融合在一起，命名为Co-EMIB，这是一个将EMIB和Foveros技术相结合的创新应用，能够让两个或多个Foveros元件互连，并且基本达到单芯片的性能水准，藉由这一项技术，推出了当时晶体管规模最大的SoC——Ponte Vecchio，主要面向高性计算市场。
[加西网正招聘多名全职sales 待遇优]
| 分享: |
| Note: | _VIEW_NEWS_FULL |
推荐: