[華為] 華為"韜定律"突然火了!替代摩爾定律?
在5月25日召開的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發布“韜定律”。基於該定律，華為過去六年已成功設計並量產381款芯片，預計到2031年，華為高端芯片晶體管密度將達到1.4納米制程的同等水平。
“韜定律”是什麼？它是否有望突破曾經的“鐵律”摩爾定律，在半導體領域開辟出壹條新道路？
5月25日，何庭波在2026國際電路與系統研討會上。圖源：新華社
摩爾定律已“撞牆”
要理解“韜定律”這個新方向，需先了解已經引領半導體行業演進近半個世紀的摩爾定律。
1965年，快捷半導體和英特爾創始人之壹戈登·摩爾提出摩爾定律。他認為，集成電路上的晶體管數量大約每兩年翻壹番，也意味著芯片性能大約每隔兩年翻壹倍。
快捷半導體和英特爾創始人之壹戈登·摩爾。圖源：Getty
因此，過去數拾年裡，半導體發展大多遵循摩爾定律，行業也形成了壹套容易理解的演進語言：7納米、5納米、3納米、2納米。也就是依靠制程工藝縮小晶體管尺寸，以達到更高集成度、更好性能和更低成本，這也成為芯片性能的重要判斷標准。
但隨著數字越來越小，芯片制程很快逼近物理極限。晶體管已經小到幾個納米級別，大約是幾拾個原子排成壹排的寬度。再繼續縮小，量子隧穿效應會讓電子不受控制地“漏”出去，使晶體管不再可靠。
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快捷半導體和英特爾創始人之壹戈登·摩爾。圖源：Getty
因此，過去數拾年裡，半導體發展大多遵循摩爾定律，行業也形成了壹套容易理解的演進語言：7納米、5納米、3納米、2納米。也就是依靠制程工藝縮小晶體管尺寸，以達到更高集成度、更好性能和更低成本，這也成為芯片性能的重要判斷標准。
但隨著數字越來越小，芯片制程很快逼近物理極限。晶體管已經小到幾個納米級別，大約是幾拾個原子排成壹排的寬度。再繼續縮小，量子隧穿效應會讓電子不受控制地“漏”出去，使晶體管不再可靠。
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