[華為] 華為"韜定律"突然火了!替代摩爾定律?
在5月25日召開的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發布“韜定律”。基於該定律，華為過去六年已成功設計並量產381款芯片，預計到2031年，華為高端芯片晶體管密度將達到1.4納米制程的同等水平。
“韜定律”是什麼？它是否有望突破曾經的“鐵律”摩爾定律，在半導體領域開辟出壹條新道路？
5月25日，何庭波在2026國際電路與系統研討會上。圖源：新華社
摩爾定律已“撞牆”
要理解“韜定律”這個新方向，需先了解已經引領半導體行業演進近半個世紀的摩爾定律。
1965年，快捷半導體和英特爾創始人之壹戈登·摩爾提出摩爾定律。他認為，集成電路上的晶體管數量大約每兩年翻壹番，也意味著芯片性能大約每隔兩年翻壹倍。
快捷半導體和英特爾創始人之壹戈登·摩爾。圖源：Getty
因此，過去數拾年裡，半導體發展大多遵循摩爾定律，行業也形成了壹套容易理解的演進語言：7納米、5納米、3納米、2納米。也就是依靠制程工藝縮小晶體管尺寸，以達到更高集成度、更好性能和更低成本，這也成為芯片性能的重要判斷標准。
但隨著數字越來越小，芯片制程很快逼近物理極限。晶體管已經小到幾個納米級別，大約是幾拾個原子排成壹排的寬度。再繼續縮小，量子隧穿效應會讓電子不受控制地“漏”出去，使晶體管不再可靠。
台積電2納米技術已如期於2025年第肆季度開始量產。圖源：路透社
此外，建設壹條3納米芯片生產線，投資動輒接近200億美元，折合人民幣超過千億元。這使得全球范圍內能繼續跟進投產的工廠只剩下少數幾家。
晶體管尺寸縮微意味著更快的開關速度和更短的信號傳輸距離。但如果晶體管不能像過去那樣繼續變小，計算還能如何繼續變快？這正是韜定律提出的背景。
2026年3月6日，華為在世界移動通信大會上展示網絡技術、智能手機、大型主機及其他技術。圖源：Getty
為什麼用“韜”命名？
“韜”是希臘字母τ（tau）的音譯。在電路理論中，τ代表時間常數，也就是信號從壹種狀態切換到另壹種狀態所需要的時間。τ越小，電路切換越快。
這也是韜定律的核心邏輯：走壹條以時間為指標的優化道路。
過去摩爾定律降低τ的辦法是：晶體管變小，電路變短，τ自然變小。韜定律則反過來，以“時間縮微”替代“幾何縮微”，以系統性降低時間常數為目標，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度。
何庭波關於“韜定律”的系統闡釋文章發表於中國科學院科技論文預發布平台。圖源：21財經
肆個層級的優化
不同於摩爾定律聚焦晶體管尺寸優化，韜定律提出從晶體管、電路、芯片和系統肆個層級進行優化。
何庭波發布於《中國科學：信息科學》、題為《多層電子系統的時間尺度理論》的論文中，對肆個層級的優化方向作出闡述。
具體包括：在晶體管層級優化電阻和寄生電容等；在電路層級優化信號傳輸阻容延遲，依托垂直集成縮短布線長度；在芯片層級優化架構設計、流水線配置等；在系統層級優化通信協議、組網架構等。
華為公司董事、半導體業務部總裁何庭波發表“韜定律”。圖源：觀察者網
“韜定律”在半導體市場行得通嗎？
2020年5月至今年5月間，華為面向移動、人工智能、汽車、工業和基礎設施領域，已完成381款芯片量產落地，並稱“全產品矩陣驗證τ時間縮放理論成立”。
值得注意的是，華為今年秋季發布的新壹代麒麟手機芯片，將完整采用韜定律中的“邏輯折疊”技術。這被認為是檢驗韜定律能否跑通的重要節點。
另據何庭波透露，到2031年，基於韜定律的高端芯片，其晶體管密度將達到1.4納米制程的同等水平。
2026年4月22日，華為常務董事余承東出席鴻蒙智行春季新品發布會。圖源：Getty
目前，中國最先進的芯片制造工藝，普遍被認為處於7納米水平。全球最大芯片制造商台積電已推進2納米制造技術，並計劃在2029年開始1.4納米量產。
台灣資深半導體產業顧問陳子昂表示，從物理學角度看，很多理論都可以推導出來，但關鍵在於能否實現商業化。目前市面主流晶圓設備仍以平面工藝為基礎，而韜定律采用晶體管堆疊方式，現有設備能否生產仍是問題。
5月25日，何庭波在2026國際電路與系統研討會上。圖源：新華社
央視新聞報道稱，摩爾定律從提出到被行業接受，用了10年時間。而後摩爾時代的競爭，不會只看誰的晶體管更小，還會看誰的信息系統更高效。
何庭波表示，未來5年至10年，半導體行業將遇到瓶頸，壹定會認真思考“韜定律”這條路徑。
[物價飛漲的時候 這樣省錢購物很爽]
好新聞沒人評論怎麼行，我來說幾句
“韜定律”是什麼？它是否有望突破曾經的“鐵律”摩爾定律，在半導體領域開辟出壹條新道路？
5月25日，何庭波在2026國際電路與系統研討會上。圖源：新華社
摩爾定律已“撞牆”
要理解“韜定律”這個新方向，需先了解已經引領半導體行業演進近半個世紀的摩爾定律。
1965年，快捷半導體和英特爾創始人之壹戈登·摩爾提出摩爾定律。他認為，集成電路上的晶體管數量大約每兩年翻壹番，也意味著芯片性能大約每隔兩年翻壹倍。
快捷半導體和英特爾創始人之壹戈登·摩爾。圖源：Getty
因此，過去數拾年裡，半導體發展大多遵循摩爾定律，行業也形成了壹套容易理解的演進語言：7納米、5納米、3納米、2納米。也就是依靠制程工藝縮小晶體管尺寸，以達到更高集成度、更好性能和更低成本，這也成為芯片性能的重要判斷標准。
但隨著數字越來越小，芯片制程很快逼近物理極限。晶體管已經小到幾個納米級別，大約是幾拾個原子排成壹排的寬度。再繼續縮小，量子隧穿效應會讓電子不受控制地“漏”出去，使晶體管不再可靠。
台積電2納米技術已如期於2025年第肆季度開始量產。圖源：路透社
此外，建設壹條3納米芯片生產線，投資動輒接近200億美元，折合人民幣超過千億元。這使得全球范圍內能繼續跟進投產的工廠只剩下少數幾家。
晶體管尺寸縮微意味著更快的開關速度和更短的信號傳輸距離。但如果晶體管不能像過去那樣繼續變小，計算還能如何繼續變快？這正是韜定律提出的背景。
2026年3月6日，華為在世界移動通信大會上展示網絡技術、智能手機、大型主機及其他技術。圖源：Getty
為什麼用“韜”命名？
“韜”是希臘字母τ（tau）的音譯。在電路理論中，τ代表時間常數，也就是信號從壹種狀態切換到另壹種狀態所需要的時間。τ越小，電路切換越快。
這也是韜定律的核心邏輯：走壹條以時間為指標的優化道路。
過去摩爾定律降低τ的辦法是：晶體管變小，電路變短，τ自然變小。韜定律則反過來，以“時間縮微”替代“幾何縮微”，以系統性降低時間常數為目標，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度。
何庭波關於“韜定律”的系統闡釋文章發表於中國科學院科技論文預發布平台。圖源：21財經
肆個層級的優化
不同於摩爾定律聚焦晶體管尺寸優化，韜定律提出從晶體管、電路、芯片和系統肆個層級進行優化。
何庭波發布於《中國科學：信息科學》、題為《多層電子系統的時間尺度理論》的論文中，對肆個層級的優化方向作出闡述。
具體包括：在晶體管層級優化電阻和寄生電容等；在電路層級優化信號傳輸阻容延遲，依托垂直集成縮短布線長度；在芯片層級優化架構設計、流水線配置等；在系統層級優化通信協議、組網架構等。
華為公司董事、半導體業務部總裁何庭波發表“韜定律”。圖源：觀察者網
“韜定律”在半導體市場行得通嗎？
2020年5月至今年5月間，華為面向移動、人工智能、汽車、工業和基礎設施領域，已完成381款芯片量產落地，並稱“全產品矩陣驗證τ時間縮放理論成立”。
值得注意的是，華為今年秋季發布的新壹代麒麟手機芯片，將完整采用韜定律中的“邏輯折疊”技術。這被認為是檢驗韜定律能否跑通的重要節點。
另據何庭波透露，到2031年，基於韜定律的高端芯片，其晶體管密度將達到1.4納米制程的同等水平。
2026年4月22日，華為常務董事余承東出席鴻蒙智行春季新品發布會。圖源：Getty
目前，中國最先進的芯片制造工藝，普遍被認為處於7納米水平。全球最大芯片制造商台積電已推進2納米制造技術，並計劃在2029年開始1.4納米量產。
台灣資深半導體產業顧問陳子昂表示，從物理學角度看，很多理論都可以推導出來，但關鍵在於能否實現商業化。目前市面主流晶圓設備仍以平面工藝為基礎，而韜定律采用晶體管堆疊方式，現有設備能否生產仍是問題。
5月25日，何庭波在2026國際電路與系統研討會上。圖源：新華社
央視新聞報道稱，摩爾定律從提出到被行業接受，用了10年時間。而後摩爾時代的競爭，不會只看誰的晶體管更小，還會看誰的信息系統更高效。
何庭波表示，未來5年至10年，半導體行業將遇到瓶頸，壹定會認真思考“韜定律”這條路徑。
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