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全球首顆!復旦大學創新存儲芯片登上Nature頂刊
全球首顆!復旦大學創新存儲芯片登上Nature頂刊全球首顆!復旦大學創新存儲芯片登上Nature頂刊
芯片良率超過94%。
芯東西10月11日報道，10月8日，復旦大學團隊研發的全球首顆贰維-硅基混合架構芯片，相關研究成果在國際頂級學術期刊Nature上發表。
該成果將贰維超快閃存與成熟互補金屬氧化物半導體（CMOS）工藝深度融合，攻克了贰維信息器件工程化的關鍵難題，解決了存儲速率的技術難題。
據復旦大學公眾號介紹，這顆芯片性能“碾壓”目前的Flash閃存技術，首次實現了混合架構的工程化。依托前期完成的研究成果與集成工作，此次打造出的芯片已成功流片。
基於CMOS電路控制贰維存儲核心的全片測試支持8-bit指令操作，32-bit高速並行操作與隨機尋址，良率高達94.34%。
論文題目為《全功能贰維-硅基混合架構閃存芯片》。復旦大學集成電路與微納電子創新學院、集成芯片與系統全國重點實驗室研究員劉春森和教授周鵬為論文通訊作者，劉春森研究員和博士生江勇波、沈伯僉、袁晟超、曹振遠為論文第壹作者。
論文鏈接：
https://www.nature.com/articles/s41586-025-09621-8
這是時隔半年，繼“破曉（PoX）”皮秒閃存器件問世後，復旦大學在贰維電子器件工程化領域再獲得的壹項裡程碑式突破。
今年4月，周鵬-劉春森團隊於Nature期刊提出“破曉”贰維閃存原型器件，實現了400皮秒超高速非易失存儲，是迄今最快的半導體電荷存儲技術，為打破算力發展困境提供了底層原理。
其團隊研發的“長纓（CY-01）”架構將贰維超快閃存器件“破曉（PoX）”與成熟硅基CMOS工藝深度融合，研發出壹款基於原子級器件到芯片（ATOM2CHIP）技術實現的全功能贰維NOR閃存芯片。
▲贰維-硅基混合架構閃存芯片光學顯微鏡照片（圖源：復旦大學）
根據論文，贰維材料擴展了硅技術器件可擴展能力，並推動器件機制的根本性創新。盡管贰維材料集成或2D-CMOS混合集成方面已取得顯著進展，但迄今仍缺乏壹種能夠將器件優勢真正轉化為實際應用的完整系統。
當前贰維半導體尚無法實現與先進硅技術相媲美的邏輯電路性能。因此，將贰維電子學與成熟的硅CMOS邏輯電路相結合，是充分發揮贰維電子學系統級優勢的壹條極具前景的路徑。
相關前沿研究主要集中在將贰維材料與CMOS工藝結合，以提升器件性能。尚缺乏將贰維器件概念的優勢移植到系統中的核心技術，而開發這樣壹套系統化流程與設計方法論，需要涵蓋從平面集成、叁維架構，直至芯片封裝的全棧式片上工藝，並需實現跨平台的系統設計。
“存儲器是贰維電子器件最有可能首個產業化的器件類型。因為它對材料質量和工藝制造沒有提出更高要求，而且能夠達到的性能指標遠超現在的產業化技術，可能會產生壹些顛覆性的應用場景。”在存儲器領域深耕多年的周鵬認為。
當前，市場中的大部分集成電路芯片均使用CMOS技術制造，產業鏈較為成熟。團隊判斷，如果要加快新技術孵化，就要將贰維超快閃存器件充分融入CMOS傳統半導體產線，而這也能為CMOS技術帶來突破。
“從第壹個原型晶體管到第壹款CPU花了大約24年，而我們通過把先進技術融入工業界現有的CMOS產線，這壹原本需要數拾年的積累過程被大幅壓縮，未來可以進壹步加速探索顛覆性應用。”劉春森總結。
團隊前期經歷了5年的探索試錯，在單個器件、集成工藝等多點協同攻關。其第壹項集成工作發表於2024年的Nature Electronics，在最理想的原生襯底上實現了贰維良率的突破，這為在真實復雜的CMOS襯底上解決問題奠定了基礎。
▲贰維-硅基混合架構閃存芯片透射電子顯微鏡照片（圖源：復旦大學）
如何將贰維材料與CMOS集成又不破壞其性能，是需要攻克的核心難題。
CMOS電路表面有很多元件，而贰維半導體材料厚度僅有1-3個原子，如果直接將贰維材料鋪在CMOS電路上，材料很容易破裂。
“就好比我們從太空看上海，似乎很平坦，但這個城市內部其實有400多米、100多米或者幾拾米高度不等的建築。如果鋪壹張薄膜在城市上方，膜本身就會不平整。”周鵬形象比喻道。
因此，全世界的贰維半導體研究者目前只能在極為平整的原生襯底上加工材料。壹種解決思路是將CMOS的襯底“磨平”以適應贰維材料，但要實現原子級平整並不現實。
周鵬-劉春森團隊決定從本身就具有壹定柔性的贰維材料入手，通過模塊化的集成方案，先將贰維存儲電路與成熟CMOS電路分離制造，再與CMOS控制電路通過高密度單片互連技術（微米尺度通孔）實現完整芯片集成。
這項核心工藝的創新，實現了在原子尺度上讓贰維材料和CMOS襯底的緊密貼合，最終實現超過94%的芯片良率。
此外，所制備的贰維閃存單元支持20納秒快速操作，且單比特能耗低至0.644皮焦耳。
團隊進壹步提出了跨平台系統設計方法論，包含贰維-CMOS電路協同設計、贰維-CMOS跨平台接口設計等，並將這壹系統集成框架命名為“長纓（CY-01）架構”。
其跨平台系統設計支持贰維NOR閃存芯片的指令驅動型工作模式，具備32位並行處理能力和隨機訪問功能。
這些特性已通過芯片測試得到驗證：測試時鍾頻率設定為5MHz，編程脈沖則被優化為2.5個時鍾周期。
該方法為新興機制驅動的贰維電子器件與成熟CMOS平台之間的兼容性提供了可靠保障。
團隊相信，這些系統級成果標志著將贰維電子技術的優勢拓展至實際應用領域的重要裡程碑。
下壹步，周鵬-劉春森團隊計劃建立實驗基地，與相關機構合作，建立自主主導的工程化項目，並計劃用3-5年時間將項目集成到兆量級水平，期間產生的知識產權和IP可授權給合作企業。
展望未來，該團隊期待該技術顛覆傳統存儲器體系，讓通用型存儲器取代多級分層存儲架構，為人工智能、大數據等前沿領域提供更高速、更低能耗的數據支撐，讓贰維閃存成為AI時代的標准存儲方案。
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